蘋果別戀? 台積高階封測受挫

 

台積電高階封測布局傳不如預期,大客戶阿爾特拉等有意轉單,蘋果也考慮跟進。圖為蘋果iPhone 5。
(本報系資料庫)
台積電搶進高階封裝領域的CoWoS技術成效不如預期,傳主力客戶阿爾特拉(Altera)、賽靈思(Xilinx)決定改採層疊封裝(PoP),有意將訂單轉向日月光、矽品及美商艾克爾等封測大廠,蘋果也考慮跟進將相關封測訂單移至日月光。

台積電不願透露客戶採用CoWoS進度。業界認為,台積電宣布跨足高階封裝之後,市場原憂心日月光、矽品等既有一線封測大廠將受到嚴重威脅;隨著阿爾特拉等大廠封測訂單可能轉向,封測業面臨台積電搶高階訂單的利空暫時消除。

消息人士透露,阿爾特拉、賽靈思及蘋果等大廠,最新晶片原本都已決定導入台積電20奈米製程。但經過多月後段封測試產結果,良率均未如預期,且每片矽晶圓投片成本不減反增,性價比不符要求,使得這些客戶決定捨棄CoWoS製程。

消息人士說,阿爾特拉、賽靈思未來將改採較成熟及具低成本誘因的層疊封裝(PoP)技術,訂單將流向近年來在這塊領域大舉布局的日月光、矽品等封測大廠。

外傳蘋果去年第4季即委託日月光進行A6處理器後段封測,隱約透露蘋果已為主力晶片轉至台積電代工,為龐大的後段封測產能預做規劃;如今蘋果新A7處理器決定捨CoWoS而改PoP,預料對日月光及矽品的依賴程度將升高。但日月光和矽品均不願針對爭取蘋果訂單動向置評。

業界傳出,台積電CoWoS技術被迫延後,並積極說服蘋果在新一代FinFET 16奈米製程採用。台積電強調,不會停止推動CoWoS的計畫,公司先前定下2015年相關業務規模達到10億美元(約新台幣296億元)的目標不變。

 

圖/經濟日報提供

台積電去年宣布推出CoWoS技術服務,並計劃在2013年開始接單,成為全球首家提供將從晶片代工生產到後段封測等整合服務的晶圓代工廠,被各界視為爭取蘋果新世代處理器的祕密武器。

台積電更為此向封測業大舉挖角,並建構逾400人的封測團隊,全力爭取蘋果訂單;去年更宣布包括阿爾特拉及賽靈思等主要長期合作夥伴,率先採用台積電CoWoS製程,進行20奈米製程2.5D及3D IC晶片開發,唯獨對蘋果新世代手機應用處理器的導入絕口不提。

閱讀祕書/CoWoS、PoP

CoWoS(Chip on Wafer on Substrate)是台積電提出的半導體整合生產技術,主要在晶片和基板中間插入矽中介層(interposer),業界稱為「2.5D」封裝技術,是邁向矽鑽孔(TSV)3D IC的過渡解決方案。

PoP(Package on Package,層疊封裝)技術是將2個或更多的晶片,以垂直堆疊或是背部搭載的方式,來節省印刷電路板(PCB)占用的空間,也是業界朝向3D IC發展的重要封測技術之一。目前一線封測廠多押注在這項技術,是市場主流。 (簡永祥)

【2013/03/04 經濟日報】



全文網址: 蘋果別戀? 台積高階封測受挫 | 科技產業 | 財經產業 | 聯合新聞網 http://udn.com/NEWS/FINANCE/FIN3/7733728.shtml#ixzz2MYAj2w9Y 
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先探/新世代封測技術改變半導體生態

2012/07/20 11:02

【文.鄭志全;先探周刊授權刊載】

 

3D IC技術為半導體產業的長遠發展指引一條新的道路。隨著行業內強而有力的競爭者一一跨足高階封測,國內封測業正步入一個情勢高度不明朗的階段。

 

 

封裝測試在半導體生態鏈當中向來是薄弱環節,昂貴的材料支出、機台設備,經常壓得業者喘不過氣,以行業平均約一五~二五%毛利率,實難與IC設計、晶圓代工相提並論。但奇特的是,目前全球半導體業都在積極備戰先進的封裝技術,追求IC封裝方式的變革,已經成為一股新的潮流,可能為高速行動裝置的發展帶來新的契機。

 

在去年第三季台積電的法說會上,董事長張忠謀發表了一個名為「COWOS」(Chip on Wafer on Substrate)的全新商業模式,未來將提供3D晶片從晶圓製造到封裝測試的整合服務,台積電此一舉動,等於宣示跨入高階封測領域。

 

3D IC崛起

 

台積電站出來獨力發展封測技術,主要為了因應來自客戶的高階製程需求,也讓國內的晶圓代工和封測業,從合作夥伴變成既競爭又合作的關係;將前後段製程一手包的策略,改變了多年來台灣半導體產業專業代工的生產模式。

 

系統級封裝(SiP;System in Package)則是目前許多消費電子產品普遍使用的封裝方式,在3G手機世代獲得廣泛應用。SiP主要是將多個晶片或封裝元件安裝在基板上,透過基板讓多個晶片封裝體合而為一,來達到縮小體積的目的。

 

如果在一個SiP的頂部疊上另一個SiP,則稱為PoP層疊封裝(Package on Package)。SiP或PoP封裝技術滿足了電子產品微型化、多功能和低成本的需求,但是在速度、頻寬上有其極限,而且各個晶片都有獨立的電源需求,不易省電。

 

SoC與SiP各有所長,在並行發展多年之後,因為行動裝置的快速流行,正遭遇新的挑戰。目前全球半導體業開始轉向以IC堆疊的方式,來發展體積更小、效能更加全面的整合型晶片。擺脫過去二維的設計模式,3D IC指引了一條新的發展道路,未來晶片的設計、製造將朝縱向發展,並且依賴更先進的封裝技術來達成。

 

超越摩爾定律

 

為了符合快速、高效、輕薄、省電等需求,3D IC一直被業界寄予厚望,特別是4G通訊時代追求更快速的資料傳輸和運算處理速度,而以現行採用PoP技術整合記憶體與邏輯IC的方式,頻寬可能不足。因此記憶體與邏輯IC的3D堆疊製程,被視為未來半導體的殺手級應用。

 

但是邏輯IC的堆疊製程,發展不如記憶體來得順利,存在許多技術上的困難。台積電資深研發副總蔣尚義認為,在記憶體領域因為技術上較容易克服,預計明年就會看到3D IC的樣品問世,但邏輯IC恐怕五年內都很難看到真正的3D應用。

 

至於台積電的「COWOS」技術平台,是在晶片和基板中間插入矽中介層的「2.5D」封裝技術。目前包括賽靈思、超微、輝達、高通、德州儀器、Marvell、Altera等客戶,已經積極朝2.5D的設計方向發展,而台積電的COWOS封裝技術導入二八奈米製程後,預計在明年會見到初步成效,二○一四年高階封測業務可望放量。

 

客戶結構決定營運強弱

 

但近年來不斷有專家學者提出預警,未來矽技術的物理特性將逐漸逼近極限,隨著電晶體的數量越來越多,高溫和泄漏的問題隨之而來,屆時摩爾定律也走到了盡頭。此外,隨著先進製程推進到二○奈米以下,未來晶片生產的製程費用也會貴得嚇人,難以協助業者達到商品化的目的。

 

不過,消費者對於電子產品創新技術的追求,永遠是嚴苛的,目前半導體業界對於摩爾定律的延續,多半持正面看法。手機晶片大廠高通認為,未來必須在技術面採用「More Moore」和「More than Moore」並行發展,除了依賴傳統的製程不斷微縮,還必須推動SiP和3D IC封裝技術的高度整合。為了要超越摩爾定律,晶圓代工與封裝廠商必須協同設計、整合資源,形成一個虛擬的IDM廠。

 

台積電的看法也相類似,認為摩爾定律必須和3D IC技術相輔相成,持續朝體積小、省電等特性鑽研,那麼未來十年內製程微縮至七奈米或五奈米都不成問題。

 

先進技術各憑本事

 

矽品以往的營運策略較保守,以IC設計業為主的客戶結構,在過去兩年經營十分辛苦,直到去年第四季正式拿下高通手機晶片訂單,才開始積極擴張產能。今年矽品的資本支出為一七五億元,年成長約六成,明後年支出可能更高,中高階封測相關的設備投資,會集中在PoP封裝、覆晶封裝等。預期今年來自高通的貢獻仍然微薄,明年中高階晶片的封測業務可望放量。

 

本文詳情及圖表請見《先探投資週刊》1683期



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獨家揭露/張忠謀決戰三星 祭出祕密武器
台積電爭奪蘋果下一代處理器A6落敗,真正理由,是3D IC封裝技術「技不如人」,三星,正是該技術的世界領導者,正在晶圓代工領域攻城略地強敵壓境,張忠謀最近悍然宣布,台積電進軍後段封裝領域,要從頭做到尾,對台灣封測業投下一顆震撼彈!
【文/陳良榕】

 

 
十月二十六日,台積電第三季法說。董事長張忠謀行禮如儀的報告完業績、先進製程進度,竟出乎眾人意料,用慢調斯理的英文報告起「最近才決定的商業模式」,就是「COWOS」(Chip On Wafer On Substrate)。意思是將邏輯晶片和DRAM放在矽中介層(interposer)上面,然後封裝在基板上。

「提供全套服務」
讓封測業者震驚的宣言

明眼人一看到張忠謀放出的投影片,就知道台積電要做的其實就是3D IC封裝技術的一個較簡易的版本,一般稱之為「2.5D」。他提到:「靠著這個技術,我們的商業模式將是提供全套服務,我們打算做整顆晶片!」

「台積電要進入3D IC領域,而且要從頭做到尾,自己封裝、測試!」這個消息,自然震撼整個封測業界。雖然台積電對下游有興趣的傳聞已持續好幾年,但從張大帥口中親口說出證實,威力究竟不同。

首先直接受到衝擊的,是與台積電關係最密切的世界第一大封測廠日月光。兩天後的日月光第三季法說,財務長董宏思就一再被分析師追問此事對日月光影響;董宏思只能有點無奈的說,這技術只能用在「極少數」特定高階產品,影響有限。但負責「COWOS」製程研發的台積電資深處長余振華,被本刊問起此事,則回應「以後所有的高階產品都會用到,市場很大。」

台積電得以擺脫聯電的糾纏,成為無人可挑戰的晶圓代工霸主,關鍵在於二○○三年領先全球同業,量產成功一三○奈米銅製程一役,「銅製程一代」研發團隊因此威名遠播,余振華便是當時五個研發大將中的一員。

其中,當時負責整合的孫元成、微影技術權威林本堅,都已晉升副總,而剩下三位資深處長,其中一位就是近來因「叛逃三星」而聲名大噪的梁孟松。

「從頭做到尾」
台積電早已布局後段製程

由於3D IC的一大關鍵,是余振華擅長的連接線(interconnect)和新材料(矽中介層)的導入,他又得到大顯身手的機會。這也是從貝爾實驗室返國加入台積電已有二十年的余振華,未來能否躋身副總位子的關鍵。

事實上,這位過去鮮少曝光的台積研發大將,近來在台灣半導體界逐漸颳起一陣旋風。今年九月間,他在SEMICON台灣的演講,更是引發一陣脣槍舌戰。他的演講內容,被封測業解讀為:「台積電要征服全世界」、「他的意思就是:你們都完了,只剩下我。」一位業者氣憤的說。

矽品研發副總馬光華甚至在演講會場當場發難,「你這樣說,是不是我們全部沒有工作了?」現場氣氛瞬間凍結,擔任大會主席的日月光集團總經理唐和明,連忙出來打圓場,說未來3D IC的市場「餅很大,大家都有得吃」,才打破僵局。

在不同場合,也都有封測業者質疑,該行業的毛利率普遍在二○%以下,台積電怎麼看得上眼?余振華則不示弱的回答:「台積電要淨利三○到四○%的產品才會做,我們沒有問題。」

事實上,早在幾個月前,台積電的最新版本設計指引「reference flow」,已列入3D IC和矽中介層製程給客戶選用,預計會有不少二八奈米製程的產品使用,將自一三年陸續上市。業界並透露,未來「COWOS」運作成熟後,後段製程將交給台積電旗下專精晶圓級封裝技術的精材負責。

精材於幾年前,曾由台積電研發資深副總蔣尚義擔任董事長,引起業界矚目,顯見台積電已鴨子划水布局後段封裝技術多時;但為什麼在此時如此大張旗鼓的進入該領域、搞得封測業雞飛狗跳呢?

「情非得已」
封測業已成晶圓代工絆腳石?

余振華解釋,最重要的理由是,封測業已經跟不上晶圓代工的腳步了,「摩爾定律都開始告急了,我們與其在裡面乾著急,不如做到外面去。」一位半導體廠前任高階主管也認同此看法,「台積電不可能等二八奈米製程出來,結果後段沒有solution」。

此外,半導體製程進入奈米尺度後,原先分工細碎的生產體系,反而成為良率的負擔。余振華舉例,近幾年,最先進的IC內部大量使用低介電物質;而後段封裝製程對這些比頭髮細微、又極脆弱的結構來說,有如「石頭砸到布丁一樣。」一旦出狀況,到底是哪個環節出事,責任越來越難釐清;這也是台積電跨入封測,決定提供一條龍服務的重要理由。「高風險的事情,我們全部擔起來。」余振華說。

箇中邏輯,如同蘋果牢牢控制住智慧型手機的每個環節,成品就比全部外包的諾基亞來得完美一般。「半導體分工已經有一段時間,現在看來是要出現某個程度的整合了,」一位晶圓代工大廠的前任高階主管表示。

還有一個更重要的理由,張忠謀眼裡「很大的競爭者」──三星電子,也是從頭到尾自己做的。

儘管兩家公司從未公開承認或否認,但台積電與三星競奪蘋果下一代處理器A6代工訂單,這場牽動全球半導體業生態的龍爭虎鬥硝煙已止。台積電落敗,已是業界共識。

原因則是眾說紛紜。最普遍的說法,是台積電的製程技術雖領先三星至少半個月,但蘋果被三星的IP(智財權)給綁住,要釋單給台積電,最快得等到重新設計的A7。

然而,一位三星主管卻告訴韓國媒體,真正理由是「台積電的製程不穩。」某位台灣業界人士轉述從蘋果內部得到的消息,表示這個「不穩」,指的問題應該不是一般認知的前段邏輯電路製程,而出在後段的3D封裝部分,這就是台積電落敗的主要原因。「台積電試了兩個月,做不到,這等於給張忠謀一個很大的巴掌。」這位業界人士表示。

 

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先進製程慢熱 台積電轉攻3D IC

2011/9/12  黃耀瑋
20和14奈米先進製程的極紫外光微影(EUV)製程與多重電子束(MEB)無光罩微影技術尚未完備,且生產成本仍大幅超出市場預期,量產時程延緩將在所難免。因此,在先進製程技術面臨關卡之際,台積電積極鎖定三維晶片(3D IC)商機,並展開關鍵的矽穿孔(TSV)技術布局,以進一步擴大晶圓代工範疇與獲利來源。  
台積電先進模組技術發展資深處長余振華表示,未來3D IC的設計挑戰包括矽穿孔製程、薄晶圓處理與提升已知良裸晶的比率,要進入量產仍有一段長遠的路要走。

台積電研發副總經理林本堅表示,台積電一直戮力推升製程技術來維持摩爾定律的步調,目前28奈米採用的光微影製程已可在每個關鍵層上進行多重曝光(Multiple Patterning),進而降低成本及提高設計彈性。然而,就台積電原先規畫每2年即走入下一代製程的腳步而言,28奈米要在2011年邁開量產步伐已有所延宕。主因在於全球半導體產業在下半年陷入一團景氣迷霧,廠商投片意願趨向保守,故預計28奈米在今年第四季僅可小幅試產,待明年初高通(Qualcomm)、Altera、賽靈思(Xilinx)及NVIDIA訂單陸續到位後才能進入量產。  

林本堅也透露,針對20和14奈米先進製程應用的EUV及MEB工具估計在2012~2013年方能完備,目前20奈米晶圓試產仍須透過多重曝光技術,致使成本加劇且效率減半,在2013年步入量產的進度明顯落後。再加上14奈米晶圓將以EUV或MEB技術產出仍未做出最終決定,而試產結果每小時曝光量更低於一百片的期望值約十倍,成本遠高於市場可接受度,故原訂於2015年啟動量產的計畫亦難以達成。  

在先進製程導入速度不如預期之下,台積電已瞄準3D IC蓄勢待發的商機積極搶攻,期藉晶圓廠的整合能力將觸角伸及封裝領域,並在先進製程尚未到位之際,利用3D立體堆疊設計來延續摩爾定律。 台積電先進模組技術發展資深處長余振華指出,行動裝置輕薄短小的設計風潮,已帶動晶片架構的典範轉移,逐步朝System Scaling的立體堆疊形式發展,以提高效能並縮減占位空間;而台積電正積極發展3D IC架構的關鍵技術--矽穿孔(TSV),並結合現有的晶圓級封裝(WLP)與堆疊式封裝(PoP)打造完整的3D IC流程解決方案,進一步瞄準未來行動裝置及雲端設備對3D IC的殷切需求,搶先卡位市場商機。  

值得一提的是,關於3D IC的生產流程須在前端晶圓代工製程進行穿孔,亦或在後端封裝廠(OSAT)才執行,仍處在激烈的唇槍舌戰中。余振華認為,在晶圓代工階段即導入矽穿孔製程,對晶片業者來說較具競爭力,因為晶圓廠對整個晶片設計的掌握度較佳且新投入設備成本較少,能快速完成IC與銅線的立體疊合,藉以滿足客戶控管生產成本及加快產品上市時程的考量。此外,晶片走入更先進製程後,更薄、更小的體積也將拉高矽穿孔的技術門檻,屆時,封裝廠勢必要投入更多設備,加諸大量成本於產出流程中,將與客戶的成本考量背道而馳。  

囿於台積電積極拓展業務範疇,亦已引起封裝廠對其踩進地盤的疑慮,一場3D IC的競賽醞釀開打。日月光總經理唐和明強調,3D IC雖被視為未來晶片發展趨勢,但目前整個供應鏈尚未明朗,預期要到2013年才望導入量產,因此現在討論封裝形式言猶過早。況且3D IC的全新架構帶來極大改變,並非僅著眼於前端或後端製程執行矽穿孔,關鍵在於晶圓代工廠、整合元件製造商(IDM)及封裝廠如何創造新的垂直合作關係,簡而言之,人人皆可望分一杯羹。

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